La arquitectura Zen 6 de AMD marca un cambio significativo en la forma en que la empresa equilibra el rendimiento y el área, avanzando hacia una estrategia de familia de núcleos duales que distingue entre diseños de alta frecuencia y núcleos de tecnología densa. Al aprovechar una tecnología más densa para proporcionar el mayor IPC (Instrucciones por Ciclo) posible y 4MB de caché L3 por núcleo, la familia Zen 6 aspira a maximizar el rendimiento en configuraciones de alta densidad mientras mantiene una vía separada para objetivos de alta frecuencia.
La estrategia de la familia de núcleos Zen 6
A partir de Zen 4, AMD ha evolucionado hacia un modelo de dos familias de núcleos. En la generación Zen 6, el núcleo de tecnología densa se posiciona como el núcleo de rendimiento de gama alta, contando con 4MB de caché L3 por núcleo y el IPC más alto disponible.
Para garantizar que el software siga siendo compatible en ambas arquitecturas, AMD mantiene un 'ajuste y sensación' consistente para las optimizaciones. Sin embargo, la variante Zen 6c utiliza una mayor capacidad en el planificador de punto flotante y otras colas para compensar su objetivo de frecuencia reducida.
“Así que tenemos 32 de esos núcleos, 128MB de L3 y el IPC más alto que puedes obtener en ese núcleo.”
— Talking Zen 6 with Mike Clark at AMD In-Depth
Refinamientos del front end y del motor de ejecución
El front end de Zen 6 se basa en la base de decodificación dual de Zen 5, pero se centra en la eficiencia energética y la entrega. El equipo optimizó el sistema para manejar mejor las cargas de trabajo de gran huella donde las instrucciones pueden golpear la caché I y la caché de instrucciones simultáneamente.
En el motor de ejecución, AMD redujo el número de unidades de multiplicación entera de tres a dos. Este cambio fue impulsado por un regreso a los planificadores distribuidos, que requerían unidades más uniformes para simplificar la lógica de planificación y optimizar el plano general.
Capacidades de IA y rendimiento vectorial
AMD añadió dos unidades VNNI (Instrucciones de Redes Neuronales Vectoriales) más al núcleo Zen 6. Aunque el núcleo no está destinado a reemplazar a las GPU para la IA, estas unidades mejoran la capacidad del procesador para manejar la orquestación, la manipulación de tipos de datos y la inferencia de modelos pequeños.
El núcleo también logró un objetivo de larga data de admitir cuatro cargas vectoriales de 256 bits por ciclo. Esto fue posible gracias al uso de rutas de cable existentes del diseño Zen 5, que ya admitían dos cargas de 512 bits.
Caché L3 y ancho de banda de memoria
Para asegurar que la caché L2 pueda entregar consistentemente 64 bytes por ciclo, AMD modificó la lógica de prefetch. Esto evita que las preconsultas 'roben' ancho de banda de las solicitudes de demanda, garantizando un rendimiento sostenido durante el acceso intensivo a la caché.
Si bien AMD confirmó que el diseño incluye trucos para mantener el ancho de banda dentro de la malla L3 y mitigar el aumento de latencias en CCDs (Core Complex Dies) más grandes, las implementaciones técnicas específicas de estos mecanismos siguen siendo propiedad de la empresa.