AMDのZen 6アーキテクチャは、同社が性能と面積のバランスをどのように取るかにおける重要な転換点となり、高周波設計と高密度技術コアを区別するデュアルコアファミリー戦略へと移行します。より高密度な技術を活用して可能な限り最高のIPC（サイクルあたりの命令数）とコアあたり4MBのL3キャッシュを提供することで、Zen 6ファミリーは高密度構成での性能を最大化することを目指す一方で、高周波ターゲットのための独立したパスを維持します。
Zen 6コアファミリー戦略
Zen 4から、AMDは2つのコアファミリーモデルへと進化してきました。Zen 6世代では、高密度技術コアが最上位のパフォーマンスコアとして位置付けられ、コアあたり4MBのL3キャッシュと利用可能な最高のIPCを備えています。
両方のアーキテクチャ間でソフトウェアの互換性を確保するため、AMDは最適化のための一貫した「フィット感と操作感」を維持しています。しかし、Zen 6cバリアントは、低周波ターゲットを補うために、浮動小数点スケジューラおよびその他のキューにおいてより大きな容量を利用しています。
「したがって、32のコア、128MBのL3、そしてそのコアで取得可能な最高のIPCを備えています。」
— Talking Zen 6 with Mike Clark at AMD In-Depth
フロントエンドおよび実行エンジンの洗練
Zen 6のフロントエンドはZen 5のデュアルデコード基盤の上に構築されていますが、電力効率とデリバリーに焦点を当てています。チームは、命令がIキャッシュとopキャッシュに同時にヒットする可能性のある、大きなフットプリントのワークロードをより適切に処理できるようにシステムを最適化しました。
実行エンジンにおいて、AMDは整数乗算ユニットの数を3つから2つに削減しました。この変更は、分散スケジューラへの回帰によって推進されたものであり、スケジューリングロジックを簡素化し、全体のフロアプランを最適化するために、より均一なユニットが必要とされました。
AI機能とベクトル性能
AMDはZen 6コアにさらに2つのVNNI（Vector Neural Network Instructions）ユニットを追加しました。このコアはAIのためのGPUに取って代わることを意図したものではありませんが、これらのユニットは、オーケストレーション、データ型の操作、および小規模なモデルの推論を処理するプロセッサの能力を強化します。
また、このコアは1サイクルあたり4つの256ビットベクトルロードをサポートするという長年の目標を達成しました。これは、すでに2つの512ビットロードをサポートしていたZen 5設計からの既存の配線パスを利用することで実現しました。
L3キャッシュとメモリ帯域幅
L2キャッシュが1サイクルあたり一貫して64バイトを配信できるようにするため、AMDはプリフェッチロジックを変更しました。これにより、プリフェッチが要求リクエストから帯域幅を「奪う」ことを防ぎ、激しいキャッシュアクセス中の持続的な性能を確保します。
AMDは、設計にL3メッシュ内の帯域幅を維持し、より大きなCCD（Core Complex Dies）におけるレイテンシの増加を緩和するための工夫が含まれていることを確認していますが、これらのメカニズムの具体的な技術的実装は機密事項のままです。