Taiwan Semiconductor Manufacturing Company (TSMC)は、ハイパフォーマンスコンピューティング（HPC）、AI、およびモバイルSystem-on-Chip（SoC）アプリケーション向けに設計された次世代製造ノード、A14 NanoFlex Proプラットフォームの仕様を公開しました。A14ノードはN2技術の後継として位置付けられ、第2世代ナノシートアーキテクチャを組み込むことで、電力、性能、面積（PPA）の向上を推進します。TSMCは、この技術が2028年までに量産体制に入ることを想定しています。

このプラットフォームの核心的な進歩は、0.017μm未満のセルサイズで世界最小のSRAMを実現する能力にあります。次元的なグランドルールスケーリングと標準セル技術の革新を活用することで、A14ノードはN2ノードと比較して10〜15%の速度向上と25〜30%の消費電力削減を目指しています。さらに、この技術によりチップ密度を約20%向上させます。システムレベルの統合、特にSystem-on-Integrated-Chips（SoIC）をサポートするため、このプラットフォームにはThrough-Silicon Via（TSV）技術、高性能なMetal-Insulator-Metal（MiM）プロセス、および4.5μmのボンディングピッチを可能にする革新的なRedistribution Layer（RDL）が含まれています。

20%の密度向上は重要な技術的節目ではありますが、これは半導体スケーリングの減速傾向を反映したものです。Hacker Newsのコメントでは、N10からN3への飛躍など、以前の世代では60〜80%の密度向上が見られたことが指摘されており、シリコンの物理的限界を克服することが難しくなっていることを示唆しています。こうした収穫逓減にもかかわらず、一部の観測者は、SRAMがチップの表面積の大部分を占めることが多いため、SRAM密度のわずかな向上であっても極めて重要であると指摘しました。しかし、このような高度なサブアトミック精度の製造に伴うコスト増加が20%の密度向上を上回るかどうかはソース資料では明確にされておらず、A14ノードにおける最終的なトランジスタあたりのコストへの影響は未解決の課題として残されています。