AMD 的 Zen 6 架构标志着公司在平衡性能与面积方面的重大转变，正朝着区分高频设计和高密度技术核心的双核心家族策略迈进。通过利用更高密度的技术来提供最高的每时钟周期指令数 (IPC) 以及每核心 4MB 的 L3 缓存，Zen 6 家族旨在最大化高密度配置下的性能，同时为高频目标保留独立的路径。
Zen 6 核心家族策略
从 Zen 4 开始，AMD 已向双核心家族模型演进。在 Zen 6 代中，高密度技术核心被定位为顶级的性能核心，具有每核心 4MB 的 L3 缓存和最高的可用 IPC。
为了确保软件在两种架构上保持兼容，AMD 保持了一致的“适配感”以进行优化。然而，Zen 6c 变体利用了浮点调度器和其他队列中更大的容量，以补偿其较低的频率目标。
“因此，我们拥有 32 个这样的核心，128MB 的 L3 缓存，以及该核心所能获得的最高 IPC。”
— Talking Zen 6 with Mike Clark at AMD In-Depth
前端与执行引擎改进
Zen 6 前端建立在 Zen 5 的双解码基础之上，但重点在于功耗效率和交付。团队优化了系统，以更好地处理指令可能同时命中 I-cache 和 op-cache 的大足迹工作负载。
在执行引擎中，AMD 将整数乘法单元的数量从三个减少到两个。这一变化是由回归到分布式调度器驱动的，这需要更统一的单元来简化调度逻辑并优化整体平面布局。
AI 能力与向量性能
AMD 在 Zen 6 核心中增加了两个更多的 VNNI（向量神经网络指令）单元。虽然该核心并非旨在取代 GPU 进行 AI 处理，但这些单元增强了处理器处理编排、数据类型处理和小型模型推理的能力。
该核心还实现了支持每周期四个 256 位向量加载的长期目标。这是通过利用来自 Zen 5 设计的现有布线路径实现的，该设计此前已支持两个 512 位加载。
L3 缓存与内存带宽
为了确保 L2 缓存能够持续每周期交付 64 字节，AMD 修改了预取逻辑。这防止了预取操作从需求请求中“窃取”带宽，确保在重度缓存访问期间的持续性能。
虽然 AMD 确认该设计包含了在 L3 网格内维持带宽并减轻大型 CCD（核心复合物芯片）中增加延迟的技巧，但这些机制的具体技术实现仍属于专利信息。