台积电（TSMC）已公布其 A14 NanoFlex Pro 平台的规格，这是一个专为高性能计算（HPC）、人工智能（AI）和移动系统级芯片（SoC）应用设计的下一代制造节点。A14 节点作为 N2 技术的继任者，采用了第二代纳米片架构，旨在推动功耗、性能和面积（PPA）的改进。台积电预计该技术将于 2028 年进入量产阶段。
该平台的核心进步在于其能够实现全球最小的 SRAM，其单元尺寸小于 0.017μm。通过利用尺寸基准规则缩放和标准单元创新，A14 节点旨在提供比 N2 节点高出 10-15% 的速度提升，并降低 25-30% 的功耗。此外，该技术还能提供约 20% 的芯片密度提升。为了支持系统级集成，特别是针对系统级集成芯片（SoIC），该平台包含了硅通孔（TSV）技术、高性能金属-绝缘体-金属（MiM）工艺，以及一种支持 4.5μm 键合间距的创新重分布层（RDL）。
虽然 20% 的密度提升是一个显著的技术里程碑，但它反映了半导体缩放趋势的放缓。Hacker News 上的评论者指出，之前的世代（例如从 N10 到 N3 的跨越）看到了 60-80% 的密度增益，这表明硅的物理极限正变得越来越难以克服。尽管收益在递减，但一些观察人士指出，即使是 SRAM 密度的微小增长也可能至关重要，因为 SRAM 通常占据芯片的大部分表面积。然而，原始资料并未澄清这种先进亚原子精度带来的制造成本增加是否会抵消 20% 的密度增益，这使得 A14 节点最终的每晶体管成本影响仍是一个悬而未决的问题。